Les surprises révélées par un scanner CT à l’intérieur du boîtier céramique du processeur 386

• Le processeur Intel 386 a été lancé en 1985 en tant que premier chip x86 32 bits
• Les résultats du scanner CT 3D de Lumafield révèlent six couches de câblage complexes et des fils de contact métalliques presque invisibles cachés à l’intérieur du boîtier céramique
• Une structure à deux réseaux d’alimentation indépendants pour le I/O et les circuits logiques est utilisée pour améliorer la stabilité du chip
• Pour le plaquage en or (placage) de chaque broche lors de la fabrication, de petits fils latéraux connectés à l’extérieur sont utilisés
• La complexité du package du 386 est jugée comme une avancée technique significative, même comparée aux boîtiers de processeurs récents

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Analyse de la structure interne du boîtier céramique du processeur 386

Présentation du processeur 386 et de son boîtier extérieur

• Lancé en 1985 par Intel, le processeur 386 est le premier chip 32 bits de la lignée x86
• Le chip est logé dans un boîtier céramique carré avec 132 broches en or plaqué qui ressortent vers le bas
• L’apparence extérieure semble simple, mais la structure interne est étonnamment complexe

Découverte de la structure interne par scan CT

• Le scan CT 3D effectué par Lumafield confirme la présence de six couches de câblage complexes à l’intérieur du boîtier céramique
• Des fils métalliques presque invisibles sont cachés, reliés au côté du boîtier
• Un réseau d’alimentation et de masse séparé pour le I/O et le circuit logique de l’UC est configuré à l’intérieur

Boîtier céramique, pads et câblage

• Le package 386 comporte des contacts métalliques à 2 niveaux (2-tier) disposés autour du die
• Le diamètre des bond wires est d’environ 35 μm, plus fin qu’un cheveu
• Les bond wires relient de manière hiérarchique les signaux et la puissance entre die-pad-pin-carte mère
• L’intérieur adopte une structure similaire à un PCB céramique à 6 couches

Fabrication céramique et structure des électrodes

• La fabrication commence avec des feuilles vertes céramiques flexibles (mélange adhésif), puis passe par la découpe des vias et la formation des fils
• Plusieurs feuilles sont empilées, puis frittées à haute température pour former une structure rigide
• Les broches et contacts internes sont plaqués d’or, puis connectés au die avec des bond wires en or, et un capuchon métallique est soudé pour finaliser le produit
• Après tests et étiquetage, le package est expédié

Structure des couches de routage (couche signal / couche d’alimentation)

• Couche de signal : les pads de carter et les broches sont reliés par des pistes métalliques, elles-mêmes connectées au die par des bond wires
• Couche d’alimentation : un plan conducteur unique (plane) avec de nombreux vias et vias de broches
• Entre les couches d’alimentation et de signal existent de nombreux liaisons via, créant une interface d’interconnexion hiérarchique

Fils latéraux pour le placage (Electroplating Contacts)

• Pour que chaque broche devienne une cathode et permette le placage or pendant le processus, chaque broche est connectée individuellement à l’extérieur du package via un petit fil
• Ces fils sont à peine identifiables au niveau de la périphérie du boîtier, et le scan CT permet de voir visuellement la structure de connexion interne

Redondance du réseau d’alimentation

• Les 20 broches (Vcc) et 21 broches (Vss) du 386 sont respectivement reliées à l’alimentation +5V et à la masse
• La séparation de l’alimentation et de la masse du I/O et des circuits logiques empêche les variations de tension dues aux opérations I/O d’affecter les circuits logiques
• La carte mère utilise la même alimentation, mais les condensateurs de découplage atténuent les pics de tension pour garantir la stabilité des circuits logiques

Rôle des broches No Connect (NC)

• Le package 386 comporte 8 broches NC (not connected)
• Le die dispose de pads de connexion, mais certains n’ont en réalité aucun bond wire attaché
• Ces pads NC peuvent être utilisés durant les tests pour accéder aux signaux internes
• Une broche NC est en fait connectée, ce qui peut permettre d’observer certains signaux de façon particulière via cette broche

Mapping des pads du die

• Contrairement à la structure DIP, le mapping broche-pad du PGA (Pin Grid Array) n’est pas évident
• L’analyse des données CT permet de retracer la correspondance entre chaque pad du die et les broches externes
• Ces informations n’avaient presque pas été rendues publiques

Histoire et évolution de l’encapsulation Intel

• Les premiers processeurs Intel souffraient de limites de performance dues au faible nombre de broches et à la taille réduite des boîtiers
• À partir du 386, le boîtier céramique à 132 broches améliore la scalabilité, la performance et la dissipation thermique
• Lorsque le coût du boîtier céramique a dépassé celui du die, Intel a aussi introduit une version en boîtier plastique PQFP, moins chère et plus facile à produire en masse
• Les processeurs récents comptent désormais des connexions bien plus nombreuses, jusqu’à 2049 billes de soudure (BGA) ou 7529 contacts (LGA)

Conclusion

• Le boîtier du 386 peut sembler simple en surface, mais il intègre des technologies assez complexes telles que des contacts de placage électrochimique, un routage à 6 couches et un réseau d’alimentation double
• Les boîtiers des processeurs modernes recèlent encore plus de structures cachées et de secrets techniques

[GN⁺]

Commentaires Hacker News

• Ça me rappelle bien une expérience que j'ai eue : j'ai déjà analysé, avec de la CAO, de la FEA et des tests expérimentaux, les caractéristiques de fatigue thermo-mécanique en cycle du packaging, et j'ai montré que dans la plupart des cas ce n'était pas un problème important. Je déconseille toutefois d'allumer/éteindre quotidiennement un vieux PC dans un musée.

  • Je ne connais pas la manière dont les tests de fiabilité en VLSI sont réalisés ; je me demande comment les essais expérimentaux ont été faits, par exemple comment les échantillons ont été fabriqués sur le Xeon (Jayhawk) de l'ère Pentium 5, et comment Intel a détecté les problèmes thermiques.
  • Je me demande si ce ne serait pas une solution plus rentable que de faire tourner un PC complet 24/7 en musée, de chauffer uniquement la surface de la puce avec un contrôle de température maintenu.

• J'ai écrit ce message par curiosité à propos du scan CT :-)

  • Ce n'est pas une question de CT en tant que telle, mais une question sur la puce elle-même. Puisque les bond wires semblent exposés à l'air, je me demande si en faisant tomber la pièce ces fils peuvent bouger et provoquer un court-circuit. Merci pour la question.
  • Je suis vraiment curieux, mais sur ma région en Russie le site est inaccessible. Je me demande si l'accès est restreint ou si c'est un problème de mon FAI. Quelqu'un entrave mon étude des CPU Intel legacy ; merci pour le travail accompli.
  • Je suis étudiant en CT médicale ; quels sont les réglages kVp/mAs et comment éviter les artefacts qui apparaissent souvent en CT médicale ?
  • Je me demande si les broches qui semblent connectées ont été délibérément interrompues, c'est-à-dire si elles étaient connectées au départ puis coupées par un signal pendant la production.
  • Je me demande si le CPU est détruit dans ce processus, ou si l'échantillon de cette fois a été remonté.

• kens - ça ressemble à un ordre de pins choisi pour faciliter le routage des traces sur la carte mère ; j'aimerais vraiment savoir si c'est bien ça.

• Merci à celui qui a dévoilé des infos sur le packaging hybride ; ce niveau d'information général aide énormément les nouveaux ingénieurs. Ce brochage est moins complexe que celui des anciens hybrides militaires ; ce sont 6 couches, mais avec un seul monolithique.

• Vers 1989 j'ai visité un salon de l'informatique : mon père m'a acheté un PC avec un 386 DX 25MHz, 4 Mo de RAM et 40 Mo de disque dur, une grosse mise à niveau par rapport au Tandy 286 16MHz que j'utilisais. Le 25MHz était alors un modèle assez réputé, et le 33MHz faisait vraiment sensation, mais coûtait beaucoup ; ce salon était une expérience enthousiasmante.

  • Même en 1989, c'était déjà une configuration très rapide. Au début des années 90, j'ai découvert un Gateway à 50MHz et 8 Mo de RAM ; avec seulement MS Paint et MS Word, nous passions un super moment à faire des dessins et des messages avec ma sœur, et c'est en découvrant MS DOS et QBasic que je me retrouve aujourd'hui à commenter sur Hacker News.
  • Mon premier PC était un AMD 386DX40 que mon père m'a offert en 1991 ; ce PC, et le Spectrum +3 qu'il m'avait offert un an auparavant, me laissent tous deux de très bons souvenirs.

• L'histoire de l'acharnement passé sur les 16 broches et de la réticence à utiliser plus de broches est vraiment frappante ; ce qui est intéressant, c'est que les entreprises qui ont ensuite réussi n'ont pas toujours pris les bonnes décisions depuis le départ. Il y a eu des hypothèses étranges et nocives, mais le point central est qu'à la fin, la logique rationnelle a fini par l'emporter.

  • Il faut aussi garder à l'esprit qu'à l'époque, les coûts de packaging étaient vraiment élevés aux États-Unis. Je me souviens d'une vidéo d'Asianometry où un entrepreneur japonais racontait être allé au Texas vers les années 70, et avoir constaté que les lead frames étaient extrêmement chers, avant de produire à moindre coût au Japon pour les envoyer à l'étranger ; malheureusement je ne retrouve plus cet épisode précis.

• Les images CT de la couche 2 “Signals” auraient parfaitement restitué l'esthétique de l'époque si elles avaient été utilisées en arrière-plan du logo “Intel Inside”. Dans le travail de kens, ce qui est le mieux, c'est d'aborder des questions abstraites et de découvrir par hasard une structure magnifique ; merci pour ce travail.

• Selon moi, ce vieux package céramique est l'aboutissement de l'esthétique de design de puces.

• Il est intéressant que le Cyrix 486DLC ait réutilisé 7 des 8 broches marquées “NC” (“No Connect”) sur le 386.
  A20M#(F13): si la carte mère le prend en charge, toute la RAM est cacheable en L1, pas besoin d'exclure les 64 Ko initiaux
  FLUSH#(E13): utilisé avec le support de la carte mère sans hack pour vider L1 ; autrefois, le hack (mode BARB) semblait malin, mais comme tout le monde utilisait le DMA via Sound Blaster, le cache était constamment invalidé pendant les jeux
  RPLSET(C6), RPLVAl(C7): pour le debug de l'état du cache L1
  SUSP#(A4), SUSPA#(B4): support de la suspension, réveil via INT/NMI, utile sur portable
  Étonnamment, l'un des No Connect (B12) est réellement bondé, et Cyrix utilise cette broche comme entrée KEN# (activation du cache L1) ; le seul pin NC d'un CPU Intel qui est en fait une sortie, Cyrix le pilote à l'état bas pour activer le cache.

• Où sont les broches d'adresse A0 et A1 ?

  • Le 386 est un processeur 32 bits qui adresse des mots 32 bits, donc les bits d'adresse A0 et A1 ne sont pas nécessaires. À la place, pour lire 1 octet ou un mot de 16 bits, les 4 broches Byte Enable (BE0#~BE3#) précisent les octets à transférer ; mais cette architecture n'est pas non plus propre, et lorsque les 16 bits inférieurs du bus de données ne sont pas utilisés, les 16 bits supérieurs sont dupliqués dans les 16 bits inférieurs pour améliorer l'efficacité d'utilisation du bus 16 bits.