- Sam Zeloof, devenu célèbre pour avoir fabriqué la puce Z1 dans le garage de sa maison lorsqu’il était en 3e année de lycée, a annoncé la Z2 en 3e année d’université.
- La puce Z2 est un circuit intégré basé sur une grille polysilicium auto-fabriqué avec environ 100 transistors, un silicium haute performance mis en œuvre avec du matériel domestique.
- Comparée à la génération précédente, la puce Z1 (6 transistors, grille métallique), l’application d’un processus de grille polysilicium de 10µm a permis d’abaisser la tension de seuil (Vth) à 1,1V et d’obtenir une compatibilité logique 2.5V~3.3V.
- Les caractéristiques des transistors NMOS (temps de montée/descente <10ns, courant de fuite 932pA, rapport on/off 4.3×10⁶, etc.) atteignent d’excellentes performances, même avec des produits chimiques impurs et un environnement non propre.
- En utilisant le photoresist comme couche isolante et en usinant la couche de polysilicium d’un wafer sorti d’usine, la méthode évite des processus coûteux et dangereux, et peut être réalisée avec un minimum d’équipements et de produits chimiques.
- Ce projet démontre la faisabilité d’une fabrication de semi-conducteurs en DIY et jette les bases d’une extension vers la conception de circuits numériques et analogiques complexes.
Vue d’ensemble de la puce Z2
- La Z2 est un circuit intégré expérimental composé d’une matrice de 10×10 transistors servant de structure de test pour mesurer et optimiser les caractéristiques de procédé.
- Environ 1,200 transistors ont été fabriqués sur la même plaquette de silicium.
- Basée sur la même technologie de grille polysilicium 10µm que la Intel 4004 (2,200 transistors).
- Par rapport à Z1 (6 transistors, grille métallique), il y a une forte amélioration du nombre de transistors et des performances.
- Z1, avec une tension de seuil élevée (>10V), nécessitait deux piles 9V, alors que la Z2 peut fonctionner en basse tension.
Transition vers le procédé à grille polysilicium
- Pour surmonter les limites du procédé à grille aluminium précédent, passage à la grille polysilicicon.
- La structure de self-aligned gate réduit la capacité parasite de recouvrement.
- Tension de seuil 1.1V, Vgs max 8V, Cgs <0.9pF, temps de montée/descente <10ns.
- Le courant de fuite de 932pA (Vds=2.5V) est à un niveau très bas et augmente d’environ 100 fois en environnement éclairé.
- Des caractéristiques transistoriales satisfaisantes sont obtenues malgré des produits chimiques impurs et un environnement non propre.
Conception et structure de la puce
- La taille de la puce est de 2.4mm², soit un quart de l’IC précédent.
- Conception du layout avec Photoshop, structure simple pour faciliter la fabrication.
- Dix transistors partagent une grille commune.
- Chaque ligne est connectée en série, formant une structure de type NAND flash.
- Pads de grande taille conçus pour faciliter le probing.
- Parmi les 15 puces fabriquées, au moins 1 fonctionne parfaitement et 2 sont opérationnelles à environ 80%.
- Les défauts principaux sont des courts-circuits bulk/drain/source, la fuite de grille étant quasi inexistante.
Procédé polysilicium DIY modifié
- Remplacement du gaz SiH₄ par un dopage par diffusion haute température.
- Achat d’un wafer avec une couche de polysilicium déjà déposée en usine, puis patterning direct.
- Le dépôt de silicium amorphe par laser annealing est également mentionné comme alternative.
- Produits chimiques utilisés : eau, alcool, acétone, acide phosphorique, photoresist, révélateur KOH, dopant de type N (P509), HF (1%) ou RIE CF₄/CHF₃, HNO₃ ou RIE SF₆.
- Équipements utilisés : hotplate, four tubulaire, appareil de lithographie, microscope, chambre à vide pour dépôt métallique
Détails de procédé et structure en coupe
- Utilisation d’un wafer incluant une oxyde de grille (10nm) et une couche polysilicium (300nm).
- Achat de 25 wafers 200mm sur eBay pour 45 $.
- Grâce à un oxyde de bonne qualité, il est possible de supprimer le nettoyage à l’acide sulfurique et autres acides forts.
- Utilisation d’une couche isolante en photoresist de 1µm pour remplacer l’oxyde de champ.
- Un recuit à 250°C forme une couche isolante permanente et peut remplacer le CVD SiO₂.
- Spin-on-glass (sol-gel) est également mentionné comme substitut.
- La gravure de l’oxyde est effectuée avec une solution HF à base de décapant anti-rouille, ou par RIE.
Résultats de fabrication et perspectives
- Les images de section en SEM confirment la structure NMOS.
- Utilisation du polysilicium comme masque de dopage, et du photoresist durci comme isolant de champ.
- Cela crée une structure en escalier.
- Le procédé n’est pas compatible CMOS, mais il est avantageux pour la réduction des outils et la sécurité.
- Il est prévu de mettre en place un système de test automatisé et d’étendre vers une conception de circuits plus complexes.
Réactions de la communauté
- De nombreux commentaires saluent une “réalisation impressionnante” et les “possibilités du semi-conducteur DIY”.
- Certains proposent des idées d’amélioration, comme l’usage de wafers SOI et une photolithographie basée sur DVD-R.
- De nombreuses propositions de suivi émergent, notamment l’attente du développement de Z3 et les applications de transistors audio.
- Dans l’ensemble, le projet reçoit un fort intérêt et des éloges en tant qu’exemple d’innovation dans la fabrication de semi-conducteurs au niveau individuel.
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