IBM dévoile une technologie de puce en 0,7 nm, sous la barre du 1 nm
(newsroom.ibm.com)- Alors que l’industrie des semi-conducteurs approche des limites physiques du scaling traditionnel, IBM a dévoilé la première technologie de puce au monde sous le seuil de 1 nm, basée sur un nœud de 0,7 nm·7 angströms
- En intégrant environ 100 milliards de transistors sur une puce de la taille d’un ongle, IBM vise une densité presque doublée par rapport à sa puce 2 nm de 2021
- La structure clé, le nanostack, empile les transistors verticalement et les dispose en quinconce, rendant possible une intégration séquentielle 3D et l’optimisation des combinaisons de matériaux couche par couche
- Les résultats techniques présentés laissent entrevoir jusqu’à 50 % de performances en plus ou 70 % d’efficacité énergétique en plus par rapport au nœud 2 nm d’IBM, et une étude VLSI 2026 a également confirmé un scaling de 40 % pour la SRAM
- IBM estime que le point d’introduction le plus précoce du nanostack se situera sur les nœuds sous 1 nm, avec une voie vers la production possible dans les 5 prochaines années et une feuille de route de scaling des semi-conducteurs d’au moins 10 ans
Nœud 0,7 nm et densité d’intégration
- Le 25 juin 2026, IBM a dévoilé la première technologie de puce sous 1 nanomètre au monde, et sa nouvelle architecture de transistor correspond à un nœud de 0,7 nm ou 7 angströms
- La nouvelle puce embarque près de 100 milliards de transistors sur une surface de la taille d’un ongle
- Soit une densité presque deux fois supérieure à celle de la puce 2 nm dévoilée par IBM en 2021
- Les semi-conducteurs sont une technologie fondamentale utilisée dans l’informatique, l’électronique grand public, les équipements de communication, les systèmes de transport et les infrastructures critiques
- D’après les résultats techniques publiés, la nouvelle puce devrait offrir jusqu’à 50 % de performances supplémentaires ou 70 % d’efficacité énergétique supplémentaire par rapport à une puce IBM en nœud 2 nm
- Les cas d’usage avancés incluent l’IA générative, l’infrastructure cloud et les appareils électroniques de nouvelle génération
- Ces chiffres reposent sur les résultats de VLSI 2025, « NanoStack Transistor Architecture for CMOS 7A Node and Beyond »
Architecture de transistor 3D Nanostack
- Les chercheurs d’IBM ont développé pour cette nouvelle puce une architecture de transistor appelée nanostack
- Cette structure est présentée comme la première conception 3D connue basée sur des nanosheets dans l’industrie
- Elle est présentée comme allant au-delà de la technologie nanosheet, l’architecture de pointe précédente inventée par IBM
- Les transistors y sont empilés verticalement et disposés en quinconce
- L’intégration séquentielle 3D permet d’intégrer davantage de transistors sur une seule puce
- Des combinaisons de matériaux différentes peuvent être utilisées dans chaque couche empilée
- Il devient ainsi possible d’optimiser indépendamment les performances et l’efficacité énergétique de chaque transistor
Validation expérimentale et scaling de la SRAM
- IBM affirme que l’architecture nanostack est physiquement fabricable et prend en charge de véritables opérations de calcul
- La validation expérimentale comprend notamment les résultats suivants
- Jonctions diélectriques ultra-minces dans l’intégration CMOS
- Démonstration de capacités d’ingénierie à double canal
- Fonctionnement d’un inverseur CMOS fonctionnel avec les performances de commutation attendues
- Une nouvelle étude présentée à VLSI 2026 conclut que l’architecture nanostack permet un scaling de 40 % pour la SRAM
- Ce résultat repose sur « Area and Performance of Staggered-Channel Nanostack SRAM Bitcells »
- Cela pourrait conduire à des conceptions de puces plus efficaces et à un meilleur support des besoins en données à haute bande passante des charges de travail IA avancées
Scaling à l’échelle de l’angström et feuille de route
- Selon IBM, la structure nanostack pourrait permettre pour la première fois d’étendre les technologies logiques en dessous du nœud 1 nm
- Cela est considéré comme une avancée vers un scaling à l’échelle de l’angström, proche de la taille des atomes individuels
- Même si les nœuds de transistor désignent désormais davantage une génération de procédé de fabrication qu’une dimension physique exacte, la technologie 0,7 nm d’IBM montre que la poursuite du scaling reste possible
- La feuille de route semi-conducteurs d’IBM, fondée sur cette nouvelle architecture nanostack, anticipe au moins 10 ans de scaling futur
Installations de recherche, High NA EUV et perspectives de production
- IBM et ses partenaires ont mené ces travaux dans une installation de recherche avancée sur les semi-conducteurs à Albany, dans l’État de New York
- Cette installation doit prochainement accueillir des équipements de lithographie High NA EUV
- Développée par ASML, cette technologie permet l’impression de circuits d’une extrême précision et soutient la fabrication de puces plus petites et plus puissantes
- IBM, Lam Research, Tokyo Electron et SCREEN Semiconductor Solutions développent ensemble de nouveaux procédés et outils High NA EUV, et ont déjà produit des dispositifs fonctionnels
- IBM a également récemment annoncé son projet de création de la première fonderie quantique pure au monde, Anderon
- Anderon doit fonctionner comme une société IBM indépendante
- L’objectif est d’aider les États-Unis à fabriquer la majorité des wafers quantiques mondiaux en s’appuyant sur l’expertise d’IBM dans le calcul quantique et les semi-conducteurs
- IBM estime que le point d’adoption le plus précoce de la technologie nanostack se situera sur les nœuds sous 1 nm, avec une voie pouvant mener à la production dès les 5 prochaines années
1 commentaires
Avis sur Hacker News
Cela ressemble à la tradition consistant à poursuivre des affirmations de dimensions physiques du type « la technologie logique peut pour la première fois passer sous le nœud de 1 nm », sans rapport avec la taille réelle des structures dans la puce
En réalité, ce qui a été présenté est une « nanostack architecture » réalisée avec une taille caractéristique d’environ 5 nm, et IBM affirme en substance que cela équivaut à une puce hypothétique réellement inférieure à 1 nm
Le résultat en lui-même est impressionnant, mais il semble y avoir un peu trop de marketeurs dans le secteur
Dans le silicium, la longueur de grille d’un FET a quelque part une limite basse autour de 10 à 15 nm, et les procédés actuels de fabrication CMOS n’ont pas encore atteint cette limite
Pour fabriquer des transistors plus petits, il faudra passer à d’autres matériaux semi-conducteurs
L’épaisseur verticale de plusieurs couches peut être de quelques nm ou inférieure à 1 nm, mais cela n’a pas d’importance directe pour la densité du circuit
La soi-disant taille de nœud désigne une dimension horizontale, pas une dimension verticale, et des dimensions verticales autour de 1 nm étaient déjà possibles il y a des décennies, car elles dépendent de la vitesse et du temps de croissance
L’industrie aurait dû cesser de parler de « taille » il y a des décennies et décrire les procédés CMOS en termes de densité, par exemple le nombre de portes logiques par mm²
Mais si l’on publiait les vrais chiffres, il serait plus difficile d’affirmer qu’un procédé « 1 nm » est meilleur que le procédé « 2 nm » d’une autre entreprise, ce que le marketing n’apprécierait pas
C’est une mesure de densité comparable aux nœuds 28 nm vers 2010-2011 et aux transistors plans qui les ont précédés, et un nœud « 0,7 nm » signifie une densité de transistors équivalente à celle qu’on obtiendrait en réduisant un nœud standard de transistor plan à 0,7 nm
Malheureusement, c’est ainsi que fonctionne aujourd’hui l’industrie des semi-conducteurs
Sauf que la taille caractéristique réelle n’est pas proche de 1 nm, et que cette densité semble être atteinte grâce à une structure 3D empilée
Il faut filtrer toutes les affirmations dans une certaine mesure
Pour être clair, cela ne veut pas dire qu’une partie quelconque du die fait réellement 0,7 nm
Cela signifie plutôt une densité environ deux fois supérieure à celle de la génération de nœud précédente, et l’industrie a simplement décidé de continuer à employer le terme « nanomètre » alors même que la taille réelle des transistors et le nom du nœud sont dissociés depuis des années
La Gen Alpha est née après cela, et cela recoupe aussi une partie de la Gen Z avant elle et de la Gen Beta après
À noter qu’il existe un article de plus de 7 000 mots qui traite cette technologie en profondeur
https://morethanmoore.substack.com/p/ibms-announces-07nm-pro...
Il faut se rappeler qu’IBM a payé 1,5 milliard de dollars pour que GlobalFoundries reprenne ses fabs et son activité de services de conception
Ce n’est pas GF qui a payé IBM, c’est IBM qui a payé GF pour céder ses fabs
https://www.reuters.com/article/technology/ibm-to-pay-global...
Il faut maintenant voir comment cela va évoluer
Le plus étonnant, c’est qu’IBM possède encore d’une manière ou d’une autre un laboratoire silicium
Je pensais qu’ils étaient essentiellement devenus une société de conseil
Au moins une partie sert probablement à l’objectif « Trusted Foundry », pour garantir une base de fabrication de puces sur le sol américain à usage militaire
D’après un article du NYT, IBM exploite des laboratoires de R&D, puis concède sous licence les technologies développées à des entreprises qui fabriquent effectivement des puces
C’est l’une des plus grandes organisations de recherche industrielle au monde, et elle mène davantage de recherche en sciences dures que presque n’importe quelle autre entreprise
Sur l’une des images, il est écrit « 15 rangées d’atomes de silicium »
Y a-t-il une limite à la miniaturisation ? L’atome est-il la fin ?
La loi de Moore a-t-elle aussi une limite physique et moléculaire ?
En fait, c’est le cas depuis assez longtemps
Si l’on rend la grille d’un transistor suffisamment petite et fine, les effets quantiques commencent à dominer
Les électrons se mettent à tunneliser aléatoirement à travers la grille, si bien que le transistor conduit même quand il ne devrait pas
Je ne me souviens plus du chiffre exact, mais on parle d’une largeur de l’ordre de quelques atomes
À notre connaissance, il n’existe pas vraiment de moyen d’éviter cela
À cette échelle, un électron n’est pas simplement un objet physique, donc on ne peut pas simplement l’exclure d’un certain volume d’espace
La fonction d’onde de l’électron peut apparaître là où elle veut dans son nuage de probabilité, et pour la bloquer il faut rendre la jonction isolante plus épaisse que ce nuage de probabilité
https://en.wikipedia.org/wiki/Landauer%27s_principle
En revanche, utiliser ponctuellement des atomes individuels comme éléments de calcul paraît dans une certaine mesure plausible
Et au-delà, concevoir un processeur à plasma quark-gluon ? J’aimerais bien voir un épisode de Star Trek là-dessus
On peut l’imaginer, mais il y a entre nous et ce niveau le même écart qu’entre des singes frappant des pierres dans une grotte et la fabrication d’un iPhone
Comment ce type de structure 3D peut-il monter en échelle du point de vue du rendement ?
Intuitivement, on pourrait penser qu'ajouter des couches verticales affectera le rendement de façon exponentielle, donc je me demande si ce sera commercialement viable à court terme.
Comment IBM va-t-il commercialiser cela ?
En le concédant sous licence aux fabs ?
IBM fait ce genre de chose depuis des années via des transferts de technologie, des contrats de licence, du support et d'autres moyens.
Rapidus, Samsung, GlobalFoundries, ST, SMIC et AMD ont utilisé à différents moments, sur différents nœuds et produits, des résultats issus de la R&D d'IBM.
L'écosystème des semi-conducteurs de pointe ressemble à un énorme bloc étroitement imbriqué, et IBM est profondément à l'intérieur.
Si vous achetez des équipements ASML pour fabriquer des produits avec ce procédé, vous finirez par payer IBM pour le savoir-faire et le support nécessaires pour que cela fonctionne réellement, ou par lui reverser une part des revenus, ou conclure un accord adapté à la situation.
Il est aussi dans l'intérêt d'IBM que l'ensemble du secteur puisse faire progresser les technologies connexes.
Par exemple, si plusieurs entreprises de procédés arrivent à fabriquer cela de façon plus rentable, IBM en bénéficie aussi.
Autrement dit, via des licences ou des procès.
On entend sans cesse dire qu'IBM fabrique des puces incroyables, mais on voit rarement des endroits qui utilisent réellement des puces IBM.
À quoi cela sert-il concrètement ?
Par exemple, tout le système de gestion des stocks de Costco tourne sur IBM i, donc sur POWER.
On peut voir partout dans les magasins des écrans de terminal très classiques.
Les banques utilisent aussi énormément z et i.
Ces systèmes sont presque toujours dans des datacenters, donc on ne les voit pas directement, mais on interagit bien avec eux ; cela ne se remarque simplement pas parce qu'il y a une cinquantaine de microservices entre l'UI et le système d'enregistrement réel.
Depuis, je n'ai plus travaillé sur ce type d'équipement, donc je ne connais pas la situation actuelle.
Il y a deux gros problèmes.
Beaucoup d'entreprises donnent cette impression.
Ce n'est pas parce qu'un sujet sort de son domaine d'expertise que cela devient automatiquement du grand n'importe quoi.