Intel, Samsung et TSMC présentent des transistors empilés en 3D
(spectrum.ieee.org)- Intel, Samsung et TSMC ont dévoilé l’état d’avancement du CFET à l’IEEE International Electron Devices Meeting, concrétisant la feuille de route de nouvelle génération qui consiste à empiler, dans une même structure, les deux transistors nécessaires à la logique CMOS
- Le CFET empile plus haut la structure nanosheet (gate-all-around) qui succède au FinFET afin d’intégrer nFET et pFET l’un au-dessus de l’autre ; sa commercialisation est attendue dans 7 à 10 ans
- Intel a réalisé un inverseur CMOS sur une seule ailette et, grâce au backside power delivery, a contacté le transistor inférieur par le dessous du silicium pour réduire l’encombrement du câblage, atteignant un contacted poly pitch de 60 nm
- Samsung a montré des CPP de 48 nm et 45 nm au niveau de composants individuels, et a amélioré l’isolation des sources et drains des pFET et nFET empilés en remplaçant la gravure humide par une gravure sèche, ce qui a augmenté le rendement des bonnes puces de 80 %
- TSMC a lui aussi atteint un pitch de 48 nm industriellement pertinent, en utilisant une couche de SiGe à forte teneur en germanium pour former plus tôt dans le procédé la couche d’isolation entre les composants supérieur et inférieur
La prochaine architecture de transistor visée par le CFET
- Les trois fabricants de puces de pointe ont tous présenté le CFET, et l’idée de futurs processeurs capables de presque doubler la densité de transistors commence à prendre forme
- CFET est l’abréviation de complementary field-effect transistor, une approche qui consiste à empiler dans une même structure les deux types de transistors nécessaires à la logique CMOS
- L’industrie des puces est en train de passer du FinFET, utilisé depuis 2011, au nanosheet, ou transistor gate-all-around
- Dans un FinFET, la grille contrôle le courant qui circule dans une ailette verticale en silicium
- Dans un composant nanosheet, l’ailette est découpée en plusieurs rubans, chacun entouré par la grille
- Le CFET crée une pile de rubans plus haute, dont une moitié sert à un composant et l’autre moitié à l’autre
- Comme l’expliquaient des ingénieurs d’Intel dans IEEE Spectrum en décembre 2022, le CFET fabrique nFET et pFET l’un au-dessus de l’autre dans un procédé intégré unique
- Les experts estiment que le lancement commercial du CFET n’interviendra que dans 7 à 10 ans, et beaucoup de travail reste encore à accomplir d’ici là
Intel : inverseur et réduction de la congestion du câblage
- Intel a été le premier des trois groupes à présenter un CFET, avec une première version dévoilée à l’IEDM 2020
- Cette fois, l’accent a été mis sur les améliorations autour de l’inverseur, le circuit le plus simple rendu possible par le CFET
- Un inverseur CMOS envoie la même tension d’entrée aux grilles des deux composants de la pile et produit en sortie la valeur logique inversée de l’entrée
- Selon Marko Radosavljevic d’Intel, l’inverseur a été réalisé sur une seule ailette et, au maximum de la mise à l’échelle, il atteindrait 50 % de la taille d’un inverseur CMOS classique
- Pour transformer une pile de deux transistors en véritable circuit d’inverseur, il faut des interconnexions, et ce câblage peut rogner l’avantage en surface
- Intel a simplifié le circuit en contactant le transistor inférieur non pas par le dessus, mais par le dessous du silicium
- Cette approche s’appuie sur la technologie backside power delivery qu’Intel prévoit de déployer plus tard dans l’année
- Cette technologie permet de placer des interconnexions à la fois au-dessus et au-dessous de la surface du silicium
- Le contacted poly pitch, ou CPP, de l’inverseur obtenu était de 60 nm
- Le CPP est un indicateur de densité correspondant à la distance minimale entre la grille d’un transistor et la suivante
- Le CPP des puces actuelles en nœud 5 nm est d’environ 50 nm
- La structure a aussi été ajustée pour améliorer les caractéristiques électriques
- Le nombre de nanosheets par composant est passé de 2 à 3
- L’écart entre les deux composants a été réduit de 50 nm à 30 nm
- Une géométrie améliorée a été utilisée pour relier certaines parties du composant
Samsung : un CPP plus petit et un procédé d’isolation
- Samsung a présenté des résultats de CPP de 48 nm et 45 nm, plus petits que les 60 nm d’Intel, mais sur des composants individuels et non sur un inverseur complet
- Dans le prototype CFET le plus compact de Samsung, on observait une certaine baisse de performances, mais limitée, que les chercheurs estiment pouvoir corriger par l’optimisation du procédé de fabrication
- Le principal défi de Samsung concernait l’isolation électrique des sources et drains des composants pFET et nFET empilés
- Si l’isolation n’est pas suffisante, des courants de fuite apparaissent dans ce composant que Samsung appelle 3D stacked FET, ou 3DSFET
- Samsung a remplacé une étape de gravure chimique humide par un nouveau type de gravure sèche, ce qui a fait progresser de 80 % le rendement des composants conformes
- Comme Intel, Samsung contacte également la partie inférieure du composant par le dessous du silicium afin de gagner de la place
- Samsung n’utilise toutefois qu’un seul nanosheet pour chaque composant de la paire
- Intel utilise trois nanosheets pour chaque composant
- Les chercheurs de Samsung estiment qu’augmenter le nombre de nanosheets améliorerait les performances du CFET
TSMC : pitch de 48 nm et méthode de formation de la couche isolante
- TSMC a lui aussi atteint un pitch de 48 nm jugé pertinent sur le plan industriel
- La particularité du composant de TSMC réside dans la manière de former la couche diélectrique qui isole les composants supérieur et inférieur
- En règle générale, les nanosheets sont formés à partir de couches alternées de silicium et de silicium-germanium
- À l’étape appropriée du procédé, une gravure sélective au silicium-germanium retire ce matériau
- Ce processus libère alors les nanofils en silicium
- TSMC utilise un SiGe à teneur en germanium inhabituellement élevée pour la couche chargée d’isoler les deux composants
- Cette couche peut être gravée plus rapidement que les autres couches de SiGe
- Il devient ainsi possible de créer la couche d’isolation plusieurs étapes avant la libération des nanofils en silicium
Les défis qui restent à relever
- Le CFET vise un gain de surface en intégrant verticalement les deux composants de la logique CMOS, mais, dans un circuit réel, la congestion du câblage peut réduire cet avantage
- Les approches d’Intel, Samsung et TSMC traitent toutes de détails de fabrication comme le contact des composants empilés, l’isolation, le nombre de nanosheets ou encore la réduction du pitch
- Les trois entreprises ont montré des avancées au stade de la démonstration, mais le CFET n’est pas encore un produit commercial ; il s’apparente davantage à la prochaine étape d’évolution sur la feuille de route
- Avec une commercialisation envisagée dans 7 à 10 ans, le CFET n’est pas un remplaçant immédiat pour la transition actuelle des procédés, mais un candidat de long terme pour la mise à l’échelle du CMOS
1 commentaires
Avis sur Hacker News
C’est intéressant de suivre ce secteur depuis longtemps en spectateur curieux
À chaque fois que la loi de Moore semble se heurter à un mur, certains experts estiment que la fin est proche, d’autres disent qu’elle est morte puisque le coût par transistor a déjà augmenté, et d’autres encore affirment qu’à cause des limites physiques, après X nm on ne peut plus s’approcher de Y
À l’inverse, certains soutiennent qu’Intel s’est en fait reposé sur son quasi-monopole pendant la dernière décennie et s’est fait surprendre par la maîtrise de TSMC en lithographie à l’extrême ultraviolet ; et des gens comme Jim Keller, qui connaissent vraiment la fabrication, disent qu’on est encore loin des limites fondamentales et qu’on peut encore espérer au moins 1000× d’amélioration
Il semble rare de voir un domaine afficher une croissance écrasante et régulière pendant des décennies tout en ayant des perspectives aussi changeantes qu’un grand huit
Résultat, de plus en plus de silicium doit rester « dark », hors tension, et n’être utilisé que pour de rares tâches accélérées. De plus, sur les procédés récents, la taille des cellules SRAM utilisées pour les fichiers de registres et les caches n’a presque pas progressé
À l’avenir, les caches par cœur deviendront relativement plus petits, et pour compenser en partie, de l’eDRAM sur le die ou sur un chiplet séparé pourrait être ajoutée comme niveau L4 plus lent
Le discours était : « maintenir un nouveau procédé tous les deux ans coûte trop cher, donc on ne pourra pas faire le nœud X ». À l’ère des smartphones après l’iPhone, en incluant les tablettes, environ 2 milliards d’ordinateurs de poche supplémentaires ont été expédiés chaque année, soit 5 fois plus que la prévision la plus optimiste du modèle PC traditionnel, qui tablait sur 400 millions d’unités par an
Même sans compter les marchés des serveurs, du réseau, des GPU et de l’IA, le marché adressable total en nombre de transistors comme en chiffre d’affaires et en bénéfices est devenu au moins 10 fois plus grand que dans les prévisions initiales, ce qui a permis de passer du 22 nm au 3 nm, puis au 2 nm et au 1,4 nm. Je pense que le 1 nm en 2030 est aussi possible
À l’inverse, les prévisions de coût pour le procédé suivant, par exemple 2 nm ou 1,4 nm, ont toujours été surestimées par rapport à la réalité. Dans la gestion de grands projets, il vaut mieux prévoir plus large pour se prémunir contre des situations comme l’Intel 10 nm, mais TSMC a très bien exécuté à chaque fois
C’est ainsi que naissent les divergences de prévision des deux côtés, et que les « signaux clairs de la fin du progrès » continuent de se révéler faux
Le chiffre de « 1000× d’amélioration » circule toujours, mais il correspondait à la comparaison que Jim Keller faisait alors entre l’Intel 14 nm, à peu près proche du TSMC N10, et une limite physique hypothétique. Avec le 3 nm, on a déjà parcouru au moins un facteur 4, et selon la façon de mesurer, on pourrait tomber sous les 100× d’ici 2030
La vague de l’IA pourrait soutenir la dynamique jusqu’à environ 2035, mais il n’existe pas encore de nouvelle catégorie de produits comparable à l’iPhone. Les serveurs des hyperscalers ont déjà une grande échelle, et leur croissance ralentit
Au final, il faudra fortement réduire les coûts de développement des procédés de pointe ; personnellement, je place mes espoirs du côté de l’IA/du logiciel, et il faudra aussi des produits capables de continuer à élargir le marché adressable total. Les voitures autonomes pourraient enfin devenir réalité dans les années 2030, mais j’en doute encore pas mal
Il peut y avoir quelques contrats d’exclusivité, mais vu la structure du capital, cela ne devrait pas avoir un grand impact à long terme. Si l’on est prêt à mettre de l’argent dans un nouveau procédé, on finit aussi par obtenir cette technologie
On peut faire pas mal de logiciel comme « hobby », mais dans ce domaine, ce n’est pas du tout le cas
C’est une période intéressante. À mes yeux, le point intéressant ici est qu’on parle d’un pitch de dispositif de 48 à 50 nm
Autrement dit, même si les transistors sont petits dans le plan XY, le pas est bien plus grand que « 5 nm » ou « 3 nm ». Les personnes qui connaissent la production de puces le comprennent, mais celles qui connaissent moins le sujet peuvent facilement croire à tort qu’on peut placer les transistors à 5 nm les uns des autres
Du point de vue de la densité, cela devrait représenter une hausse d’environ 30 à 40 % du nombre total de transistors sur une même surface
En regardant le design d’inverseur d’Intel, si l’on accepte de doubler la profondeur, il semble possible de fabriquer des cellules DRAM assez denses. Un chiplet contenant 8 Go de mémoire ECC DDR pourrait être utile aussi bien aux processeurs qu’aux architectures FPGA haut de gamme
Les systèmes haut de gamme ont déjà des chiplets DRAM empilés, mais jusqu’ici on les a très peu vus en dehors des GPU, le MI300A étant proche de l’exception
C’est une question générale sur les semi-conducteurs : je me demande pourquoi l’accent est tellement mis sur la densité de transistors plutôt que sur le coût de production, c’est-à-dire les calculs par dollar.
Un CPU n’est pas si grand. Le CPU de mon ordinateur représenterait peut-être quelques cuillères à soupe en volume. Alors, si le calcul est davantage réparti dans l’espace, est-ce moins utile, par exemple à cause des débits de communication ?
Mais si on les utilise régulièrement, la facture d’électricité finit par grignoter les économies réalisées par rapport au fait d’obtenir les mêmes performances de calcul avec un seul CPU moderne.
Le meilleur moyen de maximiser la valeur dans les semi-conducteurs est donc de permettre la miniaturisation.
Cela dit, on en entend peu parler, même dans les médias grand public ou spécialisés en ingénierie. La plupart des fabricants et concepteurs examinent la puissance, les performances, la surface et le coût, autrement dit la courbe PPAC, pour trouver le point de conception optimal.
Pour le problème consistant à étaler les choses, l’unité de production n’est pas la plaquette, mais le champ d’exposition, d’environ 25×35 mm. En pratique, il est difficile de s’étaler beaucoup plus que cela ; le stitching de champs le permet dans une certaine mesure, mais c’est très coûteux.
En les rendant moins denses, on peut augmenter la fréquence d’horloge, mais on réduit le nombre de cœurs par mm².
AMD adopte les deux approches : dans ses CPU hybrides, elle prévoit d’associer des cœurs Zen 4C plus lents et densément intégrés à des cœurs Zen 4 rapides capables de monter aux fréquences maximales.
Cela vaut aussi pour les petites puces, et les conceptions savent souvent gérer des composants défectueux, mais il vaut mieux minimiser le nombre de défauts par puce.
Je rate peut-être quelque chose, mais la chaleur ne devient-elle pas un problème plus important ?
Aujourd’hui déjà, on utilise des solutions de refroidissement assez puissantes pour extraire la chaleur de la surface relativement fine d’une puce. Si la puce devient plus cubique, comment refroidit-on l’intérieur ?
Les dies CPU sont optimisés pour être refroidis d’un seul côté. Peut-être qu’un jour, les sockets, les cartes mères et les heat spreaders évolueront pour refroidir les deux faces du CPU.
Probablement pas, cela dit. Je ne vois pas de solution à moitié réaliste qui intègre à la fois la matrice de broches et le heat spreader.
Dans le stockage, le passage de la NAND 2D MLC et TLC à l’empilement 3D TLC, puis à des stockages à davantage de bits encore plus affreux, a introduit des interférences qui réduisent réellement la durée de vie de la mémoire.
Quand on lit une cellule, la tension modifie l’état des cellules voisines ; pour préserver cet état, il faut les réécrire de force, si bien que le simple fait de lire des données réduit la durée de vie du disque. Au final, on vend donc un produit médiocre.
D’après le peu que j’en comprends, on pourrait résoudre cela en utilisant plus de surface pour éloigner davantage les pistes qui traversent la pile verticale. On retrouverait une surface proche d’une conception 2D, mais avec davantage de complexité.
J’ai aussi lu un article[1] qui tente d’atténuer le problème en ajoutant de la latence, sans vraiment le résoudre.
Du coup, en voyant des nouvelles sur l’empilement de processeurs, je me demande quels désagréments les utilisateurs finaux subiront avec des processeurs fabriqués avec ce genre de technologie : fiabilité du calcul, vulnérabilités, ce genre de choses.
Quand je parle de vulnérabilités, c’est purement de l’imagination et de la spéculation de ma part ; je pense à des problèmes de préchargement au niveau des transistors. Si cela se révèle vraiment à l’avenir, les fabricants pourraient ajouter un correctif qui augmente aléatoirement la latence, ou prendre d’autres mesures, tout en disant « nous ne savions pas que cela serait possible au moment de la conception », et ramener les performances de calcul dix ans en arrière.
Bien sûr, la fiabilité du calcul est aussi un problème. Ces problèmes sont-ils gérés de manière à être évités ? Sinon, je laisse ce commentaire pour les tribunaux du futur.
[1] [2021] doi.org/10.1145/3445814.3446733 (use sci-hub)
[2] [2018] doi.org/10.1145/3224432 https://people.inf.ethz.ch/omutlu/pub/3D-NAND-flash-lifetime...
C’est précisément ce que des entreprises comme Micron ou Samsung corrigent et contournent bien lorsqu’elles lancent et font évoluer un procédé X nm pour une technologie de stockage donnée, et c’est pour cela qu’elles sont meilleures que leurs concurrentes.
Intel, TSMC, GloFo, etc. peuvent acheter à ASML toute la dernière génération d’équipements EUV s’ils le souhaitent. Pourtant, dans les procédés logiques, TSMC a toujours un nœud d’avance, et dans le stockage, ce sont Micron et Samsung qui gagnent.
C’est parce que chacun affine les problèmes et les aspects délicats qui apparaissent lorsqu’on réduit une conception donnée à une échelle plus proche du sous-nanomètre. Les autres entreprises n’y arrivent pas aussi facilement.
Si la fabrication de silicium de pointe se résumait à disposer des dernières machines d’ASML, ASML les aurait gardées en monopole et aurait produit elle-même des puces de pointe en intégration verticale pour les vendre comme activité secondaire.
On dirait que tu parles d’une qualité arbitraire du type « je veux pouvoir réécrire des milliers de milliards de fois », ce qui n’a aucun sens pour 99,9 % des cas d’usage.
À prix égal, je préfère largement un disque de 4 To réinscriptible 1000 fois à un disque de 256 Go réinscriptible un million de fois.
Selon le wiki du fandom Terminator, les CPU étaient principalement modélisés et conçus sur des ordinateurs dotés de packages avancés de programmation en trois dimensions, et les tests de simulation pouvaient être effectués en temps réel ou à vitesse accélérée.
La grille cubique de la structure du prototype de CPU évoque un hypercube, c’est-à-dire un cube comportant plus de trois dimensions.
Dans la conception informatique, l’hypercube sert de topologie de connexion physique pour minimiser la distance de communication effective et la latence entre processeurs lorsque la structure des connexions logiques nécessaires au logiciel à exécuter n’est pas connue à l’avance.
Cela sous-tend la capacité du Neural Net à apprendre, à s’adapter et à construire de nouvelles structures de connexions logiques.
Que peut-on réalistement attendre de cette technologie ? Quelqu’un sait ?
Le CFET est une technologie très réaliste qui figure sur toutes les feuilles de route des fabs de pointe. Comme les FinFET de génération actuelle ou les GAAFET d’ici un ou deux ans, elle fait fondamentalement la même chose que les générations précédentes de technologies de puces, mais en mieux
Si ce sont toujours des canaux GAA, la longueur de canal est-elle la même que sur les nœuds 3 nm les plus récents ?
Ce ne sont pas Intel, Samsung ni TSMC, mais une petite startup, www.thruchip.com, faisait déjà de l’empilement 3D il y a 10 ans
https://web.stanford.edu/class/ee380/Abstracts/141022-slides...
https://www.theregister.com/2014/02/21/thruchip_communicatio...
Je me demande si des puces adjacentes peuvent aussi être couplées de la même manière. On pourrait dire que le 2.5D est encore plus important que l’empilement
Qu’en est-il de la chaleur dans ce type de puces ? Pourquoi ne fondent-elles pas ?
L’alimentation par l’arrière est une amélioration assez importante côté énergie, et elle a un impact à la fois sur la distribution de puissance et sur le refroidissement