Intel, Samsung et TSMC font la démonstration de transistors empilés en 3D

Intel, Samsung et TSMC font la démonstration de transistors empilés en 3D

• Cette semaine, lors de l’IEEE International Electron Devices Meeting, TSMC a présenté un CFET (Complementary FET) qui empile la logique nécessaire aux puces CMOS.
• Le CFET correspond à la prochaine étape de la feuille de route de la loi de Moore, et Intel, Samsung comme TSMC ont tous démontré leur capacité à fabriquer cette technologie.

L’avis de GN⁺

• Cet article montre que les leaders de l’industrie des semi-conducteurs continuent de réaliser des avancées technologiques en suivant la loi de Moore.
• Le CFET, une technologie de transistors empilés en 3D, a le potentiel d’améliorer les performances et l’efficacité des puces, ce qui en fait une nouvelle intéressante pour les personnes qui suivent les évolutions technologiques.
• Ces avancées technologiques devraient contribuer à améliorer les performances de divers appareils électroniques, comme les smartphones, les ordinateurs et les data centers, avec un impact potentiellement direct sur la vie quotidienne.

[GN⁺]

Avis sur Hacker News

• C’est amusant d’être un observateur curieux de cette industrie depuis des années. De temps en temps, la loi de Moore semble buter sur un obstacle ; certains experts y voient un signe clair qu’elle a atteint sa limite, tandis que d’autres affirment qu’elle est déjà morte puisque le coût par transistor a augmenté. D’autres encore estiment qu’en raison des limites physiques, il est impossible d’aller au-delà d’un certain nombre de nanomètres. Certains avancent aussi qu’Intel a profité d’une position presque monopolistique pendant les dix dernières années et s’est reposé sur ses lauriers, avant d’être pris de court par la technologie ultraviolette de TSMC. À l’inverse, des gens comme Jim Keller, qui savent réellement « comment la saucisse est faite », disent avec enthousiasme que nous ne sommes proches d’aucune limite fondamentale majeure et qu’on peut encore espérer au moins un facteur 1000 d’amélioration dans les années à venir. Quoi qu’il en soit, il est vraiment fascinant de voir un domaine maintenir une croissance continue pendant des décennies alors même que les prédictions à son sujet varient comme des montagnes russes.
• L’un des points intéressants ici est qu’ils parlent d’un « device pitch » de 48 à 50 nm, ce qui signifie que les transistors sont petits dans le plan XY, mais que l’espacement du pitch reste bien plus large que « 5 nm » ou « 3 nm ». Les personnes familières avec la fabrication des puces le savent, mais celles qui n’en ont pas une compréhension approfondie croient souvent, à tort, qu’on peut placer des transistors espacés de 5 nm. En termes de densité, cela pourrait augmenter d’environ 30 à 40 % le nombre total de transistors dans le même espace. En regardant le design d’inverseur d’Intel, on a l’impression qu’en acceptant de doubler la profondeur, on pourrait fabriquer des cellules DRAM très compactes. Un chiplet avec 8 Go de mémoire ECC DDR serait utile pour leurs processeurs et pour des architectures FPGA haut de gamme.
• Question générale sur les semi-conducteurs : pourquoi ne met-on pas davantage l’accent sur le coût de production (calcul/dollar) plutôt que sur la densité des transistors ? Un CPU n’est pas particulièrement gros. Le CPU de mon ordinateur pourrait n’occuper que le volume de quelques cuillères. Alors, si la capacité de calcul est répartie spatialement, est-ce moins utile, par exemple à cause de la vitesse de communication ?
• Il y a peut-être quelque chose qui m’échappe, mais le problème thermique ne risque-t-il pas de devenir plus important ? Aujourd’hui, nous avons des solutions de refroidissement assez puissantes pour évacuer la chaleur depuis la surface de puces relativement fines. Si les puces deviennent plus tridimensionnelles, comment refroidira-t-on l’intérieur ?
• Dans le stockage, le passage de la NAND 2D MLC et TLC à l’empilement 3D TLC (et aux variantes encore pires avec davantage de bits) a introduit des perturbations qui raccourcissent réellement le cycle de vie de la mémoire. Lorsqu’on lit une cellule, la tension peut modifier l’état des cellules voisines ; il faut alors les réécrire de force pour préserver cet état, ce qui fait que la simple lecture des données réduit la durée de vie du disque. On nous vend des produits médiocres. D’après ce que je comprends un peu du problème, cela pourrait être résolu en utilisant plus de surface pour séparer les pistes qui traversent les empilements verticaux. Cela reviendrait à une surface équivalente à celle d’un design 2D, mais avec une complexité plus élevée. J’ai certes lu un article [1] qui cherchait à atténuer le problème (sans le résoudre) en ajoutant de la latence. Donc maintenant que je lis cette actualité sur les processeurs, je m’interroge sur les désagréments que les utilisateurs finaux pourraient subir avec des processeurs fabriqués à partir de ces technologies, en matière de fiabilité du calcul, de vulnérabilités, etc. J’ai évoqué des vulnérabilités en imaginant des problèmes de prefetch au niveau du transistor — pure spéculation de ma part — mais si cela se produisait réellement à l’avenir, je peux très bien imaginer les fabricants publier des correctifs qui augmenteraient arbitrairement les latences ou introduiraient d’autres mécanismes, faisant revenir les performances de calcul dix ans en arrière. Et bien sûr, il y a aussi la fiabilité du calcul. Des mesures sont-elles prises pour éviter tout cela ? Sinon, je laisse ici mon commentaire pour un futur tribunal.
• Quand on ne peut plus agrandir les puces à l’horizontale, on empile les transistors à la verticale. On dirait qu’on redécouvre les gratte-ciel.
• La petite startup thruchip.com faisait déjà de l’empilement 3D il y a dix ans.
• Quels résultats concrets dans le monde réel peut-on attendre de cette technologie ? Quelqu’un le sait ?
• Puisqu’il s’agit toujours d’un canal GAA, la longueur de canal est-elle la même que sur les nœuds 3 nm les plus récents ?
• Est-ce que cela augmente les GHz, ou seulement le nombre de cœurs ?