- Cette pénurie n’est pas due à un manque de silicium, mais à une insuffisance des capacités de packaging avancé utilisées pour assembler le silicium, un élément crucial dans l’assemblage des puces
- Mark Liu, président de TSMC, a indiqué que l’entreprise ne pouvait satisfaire qu’environ 80 % de la demande pour sa technologie de packaging « chip-on-wafer-on-substrate » (CoWoS)
- La technologie de packaging CoWoS est utilisée dans les puces les plus avancées du marché, en particulier celles qui s’appuient sur la mémoire à large bande passante (HBM), idéale pour les charges de travail IA
- Cette pénurie affecte les GPU haut de gamme de Nvidia, les A100 et H100, ainsi que les futurs accélérateurs de la série Instinct MI300 d’AMD, qui utilisent la technologie de packaging CoWoS
- TSMC a récemment annoncé son projet d’augmenter ses capacités de packaging avancé à Taïwan grâce à une installation de 3 milliards de dollars
- Une fois ces capacités CoWoS supplémentaires mises en service, la pénurie de puces devrait s’atténuer, ce qui est attendu d’ici environ un an et demi
- Samsung utilise d’autres technologies de packaging, notamment I-Cube et H-Cube pour le packaging 2.5D, et X-Cube pour le packaging 3D
- Intel regroupe également plusieurs chiplets dans ses cartes GPU Max Ponte Vecchio, sans toutefois dépendre de la technologie CoWoS
- Chipzilla a aussi développé en interne une technologie de packaging avancé pour la 2.5D appelée embedded multi-die interconnect bridge (EMIB)
1 commentaires
Avis sur Hacker News